Mosfet
우선 MOSFET (Metal Oxide Semiconductor Field Effect Transistor) 은 4단자 소자로 Gate, Source, Drain에 인가된 전압에 의해 내가 원하는 스위칭 혹은 증폭기의 역할을 하도록 동작 시킬수 있는 소자입니다.
* MOSFET는 4단자 소자로 Gate, Drain, Source, Body이지만, Body는 생략하고 설명하겠습니다.
Mosfet의 동작 원리
기본동작으로는 양쪽에 위치한 소스와 드레인 사이에 흐르는 전류의 양을 게이트에 인가되는 전압의 양을 통해서 조절하는 것입니다.
또한, 산화물 아래, 소스와 드레인 사이에 전류가 흐를 수 있는 길을 채널이라고 합니다.
P기판 위에 형성이 되면 N 채널 MOSFET이라 하고 N 기판 위에 형성이 되면 P 채널 MOSFET이라고 합니다.
N 채널의 경우 소스와 드레인의 영역이 n형인 전자로 도핑 되어 있는데요. 전류가 흐르기 위해서는 채널층에 전자가 존재해야 합니다. 반대로 P채널의 경우 소스와 드레인 사이의 채널층에는 정공(hole)이 존재하야 합니다. 즉, MOSFET의 동작은 이러한 채널을 조절하여 전류를 조절합니다.
Mosfet 영역별 동작 상태
1. Accumulation
N 채널 MOSFET의 경우를 살펴 보도록 하겠습니다. 게이트에 전압을 인가하게 되면 전기장이 수직 방향으로 인가되는데요.
이러한 전기장은 반도체 기판까지 영향을 미칩니다. 전기장의 영향으로 인해 반도체에 존재하는 전공이나 전자들이 채널쪽으로 끌려오게 되는데요. 위의 그림과 같이 게이트에 음(-)의 전압을 인가하게 되면 가해진 전기장에 의해 채널에 p형의 정공들이 쌓이게 되면서 소스와 드레인 사이에 전류가 흐르지 못하는 상태가 됩니다. 이 상태를 Accumulation(축적) 상태라고 합니다.
2. Depletion
그렇다면 게이트에 양의(+) 전압을 인가하게 되면 어떻게 될까요?
게이트에 가하는 전압을 음의 전압에서 천천히 양의 전압 쪽으로 전압을 가하게 되면 채널에 존재하던 정공들이 전기장에 의해 밀려나면서 어느 순간 채널에 정공이나 전자가 없는 빈 공간이 나타나게 됩니다. 이러한 상태를 Depletion 상태라고 합니다.
3.. Inversion
Depletion 영역을 지나 강한 양의 (+) 전압을 인가하게 되면 채널에는 전기장에 의해 끌려온 n형의 전자들이 쌓이게 되는데요. 이렇게 되면 소스와 드레인 사이에 전류가 흐를 수 있는 상태가 됩니다. 이 상태를 Inversion 상태라고 합니다.
반대로 P채널 MOSFET의 경우에는 게이트에 음의 (-) 전압을 인가할수록 Inversion 모드가 되겠죠?
Mosfet의 전류-전압 특성
위 그림과 같이 어느 일정 수준까지는 드레인에 걸리는 전압(VDS) 이 증가하여도 채널에 흐르는 전류 (ID) 는 그대로인 것을 확인 할 수 있습니다. 또한, 게이트에 걸리는 전압 (VGS) 이 증가하게 되면 채널에 흐르는 전류 (ID) 도 증가하는 것을 볼 수 있습니다.
이러한 전류 전압 특성은 차단영역, 비포화(선형) 영역, 포화영역, 총 3가지 영역으로 나눌 수 있습니다.
- 채널이 형성되기 위해서 채널이 Inversion 모드가 형성될 수 있도록 게이트에 전압을 인가해 주어야 합니다. 만약 Inversion 모드가 형성이 안 될 정도의 게이트 전압이 인가되면 그 구간은 차단 영역이라고 말합니다.
- Inversion 모드가 형성이 되고 드레인에 전압을 인가해주게 되면 전압을 인가한만큼 비례하여 전류가 증가하게 되는 구간이 나오게 되는데 이 구간을 비포화(선형) 영역이라고 합니다.
- 채널에 흐를 수 있는 양의 전류가 다 차게 된다면 그 이상의 전류가 흐르지 않는 일정한 구간이 나오게 됩니다. 이 영역을 포화영역이라고 합니다.
사실 이걸 작성하고 싶었서 서론이 길었습니다..ㅎㅎ
Mosfet 소자 구조(아키텍처)
아마도 대부분의 전자공학, 반도체공학을 전공하신 분들은 mosfet이 뭔지, 어떻게 동작하는지 알고 계실거라고 생각합니다.
그런데 Mosfet에도 여러가지 구조가 있다는 것을 알고 있으신가요?
저는 학부 때는 배웠는지 잘 기억은 안나지만...대학원 때 처음 들어보고, 회사에서 처음으로 planer 구조, finfet 구조라고 말하는 걸 들었던 경험이 있습니다.
우선 아래의 그림과 같이 Mosfet의 구조에는 대표적으로 4개가 있습니다.
우리가 일반적으로 교과서에서 배우는 mosfet는 planer 구조입니다. 그렇다면 그 외에도 Finfet, GAA, MBCfet이라는 것들이 있습니다.
그렇다면 왜 이런 구조를 만들었을까요?
반도체 공정이 미세화(7nm → 5nm → 3nm → 2nm)됨에 따라, 기존의 트랜지스터 구조로는 더 이상 성능 향상과 전력 효율 개선이 어려워지고 있습니다.
- 소형화의 한계: 기존 Planar FET는 20nm 이하에서 누설 전류(Leakage Current) 문제가 심각.
- 전력 효율 문제: 전자 이동 경로가 짧아지면서 제어가 어려워지고 전력 소모 증가.
- 성능 향상 필요: AI, 5G, 자율주행 등 고성능 연산을 위한 반도체 성능 개선 요구 증가
1. Planar
Planar는 전통적인 Mosfet 구조로, Gate(Silicon, Metal gate) , Source, Drain, Bulk 의 구조로 기존에 사용된 공정들 (~28/20nm) 공정들에서 많이 사용되었습니다.
기존 무어의 법칙이 Short Channel Effect의 한계로 Gate Length 를 줄이는데 한계가 있어, High-K Metal Gate 로 유전율을 증가시키는 방법 / Stress Effect 를 반영하는 방법으로 Planar 공정의 생명을 연장하였으나, 20nm 를 한계로 Finfet 을 개발하기 시작했습니다.
2. FINFET
아래 그림과 같이 기존의 Planar는 한면만 채널을 컨트롤 하지만 FINFET의 경우 둘러싼 형태가 되면서 3면으로 컨트롤 해주기 때문에 Control ability가 좋아지게 됩니다. 물론 2D인 Planar 구조에 비해(실제 2D는 아니지만 개념상) FINFET이 공정적으로 어려움이 있지만 이런 어려움을 극복하고 성공적으로 공정개발 함으로써 반도체 시장은 FINFET 의 시대가 열리게 됩니다.
하지만 이런 FINFET 기술도 공정이 미세화됨에 따라 다시 한계가 오게 됩니다.
공정을 미세화하기 위해서 TR size는 작아지게 되고 아래 그림과 같이 FIN과 FIN 사이의 거리가 점점 가까워지게 됩니다.
두꺼운 shape을 높에 올리는 것은 가능하지만 얇은 shape을 높게 쌓아올린다면 어떻게 될까요?
당연히 옆으로 휘거나 무너지게 됩니다. 여러 공정 기법들이 이를 보완하였지만 기술의 한계로 점점 이마저도 어려워 졌고 이러한 이유로 GAA가 등장하게 됩니다.
3. GAA(Gate - All - Around)
FinFET이 Gate-channel을 3면을 통해 control 했다면 GAA는 gate가 아예 channel을 둘러쌈으로써 4면을 통제할수 있는 구조입니다.
또한 적층구조로 올리게 하여 4면*n 을 컨트롤 할수 있고 적층되는 만큼 Ceff도 증가하여 전류 특성도 좋아집니다.
물론 위의 그림만 보아도 FinFET 대비 복잡해 보이고 GAA를 적층하면서 적층되는 사이가 무너지지 않도록 하고 Source/Drain 과 metal gate 쪽이 잘 구분되도록 isolation 하는 기술등 많은 공정적 어려움이 존재합니다. 최근에 GAA를 적용한 반도체 탑재 기술이 상용화에 성공했습니다.
삼성전자, 세계 최초 3나노 파운드리 양산 | 삼성반도체
삼성 전자는 세계 최초로 GAA 기술을 적용한 3나노 파운드리 공정 기반의 초도 양산을 시작했으며 이는 반도체 제조 공정 가운데 가장 앞선 기술이고 전세계 파운드리 업체 중 삼성전자가 유일합
semiconductor.samsung.com
4. MBCFET(Multi bridge channel FET)
MBCFET은 삼성전자가 개발한 차세대 GAAFET 기술로, 단면의 지름이 1나노미터 정도로 얇은 와이어(Wire) 형태의 채널의 경우 충분한 전류를 얻기가 힘든 점을 개선한 것으로, 종이처럼 얇고 긴 모양의 나노시트(Nano sheet)를 여러 장 적층하여 성능과 전력 효율을 높인 기술입니다.
이 구조의 장점은 최신 7nm FinFET 구조 보다도 차지하는 공간을 45% 가량 줄일 수 있으며, 약 50%의 소비전력 절감과 약 35%의 성능 개선 효과가 있고 나노시트 너비를 특성에 맞게 조절할 수 있어, 높은 설계 유연성을 가지고 있습니다. 단점은 현재 양산 준비 중으로 생산 비용이 높은 점이 있습니다.
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