오늘은 반도체 설계의 전체적인 플로우에 대해서 간략하게 설명을 시작하고, 추후에 Physical design에 대해서 설명하고자 합니다. 반도체 설계 회사에 지원하게 되면 이 플로우에 대해서 설명해 보라고 많이들 물어보곤 합니다. 저도 머리로는 알고있는데 항상 말로하면 버벅거리더라구요... 그래서 이참에 정리해 보려고 합니다.
1. System Specification
ASIC 설계 플로우에서 이 단계는 본격적인 설계에 들어가기 전에, 칩이 만족해야 할 요구사항과 제약을 문서로 정하는 단계입니다.이 단계에서 정해진 스펙은 이후 모든 설계 기준이 되며, 변경될 경우 아키텍처부터 구현까지 영향을 줍니다.
아래와 같은 스펙을 바탕으로 설계도를 작성합니다.
- Functional requirements
- Performance(frequency, power, area)
- Target technology node (e.g., 7nm, 28nm)
- I/O standards, voltage levels, and timing goals
이를 건물을 짓는 과정으로 비유하면 다음과 같습니다.
- Functional requirements = 건물의 용도와 필수 기능 정의
병원인지 식당인지처럼 “무엇을 위해 존재하는 건물인지”를 먼저 정합니다. - Performance(PPA) = 성능 목표와 제약 조건 설정
건물로 치면 “얼마나 많은 사람을 수용해야 하는지(frequency)”, “운영비/에너지 효율이 어느 수준이어야 하는지(power)”, “면적 제한이 무엇인지(area)”를 목표로 정하는 것입니다. - Target technology node = 적용할 공법/구조 시스템 선택
건물을 지을 때 철근콘크리트로 지을지, 철골로 지을지 같은 기본 공법·구조 방식을 먼저 정하듯, 칩도 7nm, 28nm 같은 공정 노드를 선택합니다. 어떤 공정을 선택하느냐에 따라 만들 수 있는 집적도, 속도, 전력 특성, 비용과 제약 조건이 달라지므로, 이후 설계 방향이 크게 결정됩니다. - I/O standards, Voltage, Timing goals = 외부와 연결되는 규격과 운영 조건 확정
건물이 전기·수도·통신·소방 같은 인프라 규격에 맞춰 연결되어야 하듯, 칩도 외부 시스템과 맞물리는 인터페이스 규격, 전압 조건, 타이밍 예산을 명확히 해야 합니다.
2. Architectural Design(System-level design)
이전 단계에서 “무엇을, 어느 수준의 PPA로, 어떤 공정에서” 만들지 정했다면, 현 단계는 그 요구사항을 충족하기 위한 ‘큰 설계도(구조)를 만드는 단계’입니다. 즉, 시스템을 여러 블록으로 파티셔닝(분할,배치)하고, 각 블록의 역할/인터페이스/PPA budget을 정해 RTL로 내려가기 직전의 top-level design을 완성합니다.
이 단계에서 주로 결정하는 것들
- Top-level 블록 다이어그램 정의
CPU/cotroller, memory/buffer, Interconect, I/O subsystem, Analog/PHY 등으로 시스템을 나누고, 데이터/제어 흐름을 잡습니다. - 기능 분할(Partitioning)과 구현 방식 선택
“이 기능은 HW로 고정 로직으로 할지, SW/펌웨어로 할지”, “하드웨어 가속기를 둘지” 같은 큰 결정을 합니다.
(Performance·Power·Area·개발기간 트레이드오프) - 인터페이스/프로토콜/타이밍 예산 확정
블록 간 버스/스트리밍 방식, 폭(bit-width), 처리율(throughput), 지연(latency), CDC(Clock domain) 경계, 리셋 전략 등 시스템 수준에서 합의합니다. - PPA Budgeting(성능/전력/면적 예산 배분)
전체 목표를 블록 단위로 쪼개 “이 블록은 최대 지연/최대 전력/대략 면적이 어느 정도” 같은 예산을 잡고, 병목 가능성이 있는 경로를 미리 압축해서 설계 리스크를 줄입니다. - 메모리/클록/전력 구조 같은 ‘뼈대’ 설계
메모리 계층(버퍼 크기, SRAM/DRAM 접근), 클록 구조(클록 트리/게이팅 관점의 전략), 전력관리(Power domain, DVFS 가능성 등)를 큰 틀에서 정합니다. - IP 선정 및 통합 전략
PLL/SerDes/DDR PHY 같은 IP를 쓸지, 사내 IP를 재사용할지, 라이선스/검증 범위를 포함해 통합 계획을 잡습니다. - 초기 모델링/검증 계획(Prototype/Model)
성능 모델(C/C++/SystemC 등)이나 간단한 프로토타입으로 요구 성능이 가능한지 빠르게 확인하고, 이후 검증(verification) 전략의 큰 틀도 함께 잡습니다.
건물로 비유하면
- System Specification이 “건물 목적/규모/예산/법규/부지 조건”을 정하는 단계라면,
- Architectural Design은 건축가가 ‘평면 구성과 구조’를 잡는 단계입니다.
예를 들어- 병원이라면 응급실·수술실·병동·검사실을 어떻게 배치할지(= 블록 분해/배치)
- 엘리베이터/복도 폭/동선 설계를 어떻게 해서 혼잡을 피할지(= 데이터플로우/병목 제거)
- 전기·수도·공조를 어느 구역에 어떻게 공급할지(= 전력/클록/리셋 구조)
같은 큰 구조를 먼저 결정해 둬야, 이후 단계(= RTL/로직/물리구현)에서 설계가 흔들리지 않습니다.
3. Functional Design and Logic Design
Architectural Design에서 “블록을 어떻게 나누고(Partitioning), 블록 간 인터페이스와 성능 예산을 어떻게 잡을지”까지 큰 틀을 정했다면, 이 단계는 그 구조를 실제로 동작하는 ‘디지털 논리’로 구체화하는 단계입니다.
즉, “무엇을 해야 하는가(기능)”를 정확히 정의하고, 그 기능을 “어떤 상태/조합 논리로 구현할 것인가(로직)”로 내려가며, 이후 RTL 구현과 검증이 흔들리지 않도록 기반을 다집니다.
3-1. Functional Design
Functional Design은 각 블록이 어떤 동작을 해야 하는지를 정의하는 단계입니다.
아키텍처가 “구조와 데이터 흐름” 중심이라면, 기능 설계는 “동작 규칙과 예외 처리”를 확정하는 데 초점이 있습니다.
주요 작업
- 블록별 기능 명세 확정
입력이 들어오면 어떤 출력이 언제 나와야 하는지, 정상/예외 케이스(에러, timeout, overflow 등)까지 정의합니다. - 동작 시나리오와 상태 정의
모드 전환, 초기화/리셋 시 동작, 인터럽트/이벤트 처리, 우선순위 규칙 등을 정리합니다. - 인터페이스 프로토콜의 동작 의미 확정
“ready/valid” 같은 핸드셰이크가 의미하는 바, backpressure 시 동작, 버퍼 full/empty 처리 규칙 등을 명확히 합니다. - 초기 기능 모델링(필요 시)
C/SystemC 같은 고수준 모델이나 간단한 참조모델(reference model)로 기능을 먼저 확인해 RTL 검증 기준을 마련합니다.
결과물
- Functional spec, 시퀀스 다이어그램/타이밍 시나리오
- 예외 처리 규칙, 리셋/초기화 규정
- (선택) 참조모델, 테스트 시나리오 초안
3-2. Logic Design
Logic Design은 Functional Design에서 정한 기능을 바탕으로 디지털 회로 관점의 구현 구조로 변환하는 단계입니다.
쉽게 말해 “이 기능을 어떤 레지스터, FSM, 파이프라인, 데이터패스로 만들 것인가”를 결정합니다.
주요 작업
- 마이크로아키텍처 구체화
파이프라인 단계, 큐/버퍼 깊이, 스케줄링/arbiter 정책, 데이터패스 폭, 연산 순서 등을 확정합니다. - FSM(상태기계) 및 제어 로직 설계
상태 전이 조건, 출력 생성 조건, 동시 이벤트 처리 우선순위를 논리 수준으로 정리합니다. - 동기화/CDC 고려의 로직 설계
클록 도메인이 다를 때 동기화 방법(2FF sync, async FIFO 등), reset domain 처리 등 구현 원칙을 세웁니다. - 타이밍/면적/전력 관점의 현실화
“이 경로가 크리티컬이 될 것 같다”, “이 연산은 파이프라인을 더 쪼개야 한다”, “게이팅 포인트” 같은 판단을 통해 RTL이 PPA 목표를 만족하도록 방향을 잡습니다. - 검증 관점 설계(DFT/Assertion/Corner case)
테스트/디버그 용이성, assertion 포인트, corner case를 설계 자체에 반영합니다.
결과물
- 마이크로아키텍처 문서(레지스터 정의, FSM 정의, 파이프라인/데이터패스 설명)
- 인터페이스 상세 정의(신호 목록, 타이밍 규칙, backpressure 규칙)
- (선택) assertion 리스트, 검증 계획의 뼈대
건물로 비유하면
- Functional Design: “각 방이 어떤 용도로 어떻게 운영되는지”를 운영 규정까지 포함해 정하는 단계
예: 응급실 동선, 대기/진료/검사 순서, 예외 상황(응급환자 우선) 규칙 - Logic Design: 그 운영 규정을 실제로 가능하게 만드는 “실내 구조와 설비 배치”를 설계하는 단계
예: 출입문 위치, 복도 폭, 대기공간 크기, 엘리베이터 제어 규칙처럼 실제 동작이 성립하도록 구조를 구체화
4. Circuit Design
이전 단계에서 “어떤 동작을 어떤 로직 구조(FSM, datapath, pipeline)로 구현할지”가 정해졌다면, Circuit Design 단계는 그 로직이 실제 전기적 회로로 성립하도록 ‘electrical reality’를 맞추는 단계입니다. 즉, 0/1의 논리 동작을 넘어 delay, power, noise, drive strength, PVT corner 같은 조건에서도 spec을 만족하도록 회로 관점에서 구체화합니다.
Circuit Design은 설계 대상에 따라 Digital과 Custom/Analog & Mixed signal로 나누어 접근합니다.
4-1. Digital (standard-cell 기반)
디지털 블록에서는 로직이 스텐다드 셀로 구현될 때 timing closure가 가능한지를 중심으로 회로 관점에서 정리합니다.
- timing constraint 정리 (SDC 기반)
clock 정의, clock uncertainty, IO delay, false path / multicycle path 같은 constraint를 구체화합니다. - critical path 대응 방향 설정
pipeline stage 조정, retiming, buffering 같은 방향을 잡아 이후 synthesis/P&R에서 timing margin을 확보합니다. - power 관점 고려
clock gating, toggle activity, leakage 관점에서 power 이슈가 생길 지점을 미리 점검합니다. - CDC/Reset 구조의 구현 원칙 정리
CDC boundary에서 synchronizer, async FIFO 등의 원칙을 명확히 하고 reset strategy도 함께 정리합니다.
결과물
- constraint 초안(SDC), block-level timing/power assumption, CDC/reset guideline 등
4-2. Custom / Analog & Mixed-Signal (transistor-level)
PLL, ADC/DAC, LDO, SerDes/PHY front-end 같은 블록은 transistor-level circuit design이 필요합니다.
- topology 선정 및 bias 설계
- transistor sizing (W/L) 및 operating point 설계
- SPICE simulation으로 성능 검증
(gain, bandwidth, phase margin, jitter, noise, PSRR 등) - PVT corner + Monte Carlo로 robustness 확인
corner에서 spec이 깨지지 않는지, variation에서 yield가 나오는지 확인합니다. - digital interface와의 연결 조건 정리
voltage level, input/output loading, timing requirement 등을 명확히 합니다.
결과물
- schematic, SPICE testbench, simulation report(PVT/Monte Carlo 포함), electrical interface spec 등
Circuit Design의 핵심 체크포인트(대표)
- Performance: delay, max frequency, setup/hold margin, jitter/noise budget
- Power: dynamic/leakage power, clock/toggle optimization, low-power technique 적용 가능성
- Robustness: PVT corner, variation(Monte Carlo), temperature/voltage sensitivity
- Implementability: library/voltage domain 제약, level shifter/isolations 필요 여부, DFT/debug 고려
건물로 비유하면
Logic Design이 “동선과 룰을 반영한 구조(방 배치, 흐름)”를 정했다면, Circuit Design은 그 구조가 실제로 성능이 나오도록 전기 설비를 계산과 규격에 맞춰 설계해서 safety margin을 확보하는 단계입니다. 같은 구조라도 배선 굵기나 전원 용량이 부족하면 실제 운영이 불가능하듯, 칩도 회로 수준에서 margin과 corner를 맞추지 않으면 다음 단계(physical implementation)에서 문제가 크게 터집니다.
5. Physical Design
VLSI 설계 플로우에서 Physical Design 단계는 앞선 단계에서 정의된 RTL과 설계 제약을 바탕으로, 논리적으로만 존재하던 회로를 실제 실리콘 위에 배치하고 연결하는 단계입니다.
즉, Physical Design은 논리적으로만 동작하던 회로를 물리적으로 구현할 수 있고, 성능과 전력, 신뢰성을 만족하는 칩으로 완성하는 과정입니다.
* Physical design은 아래의 블로그를 참조하여 만들었습니다.
Overall Physical Design Flow
Physical Design이란? Physical Design이란 합성과정을 통해 Netlist 형태로 존재하는 회로를 실제 공정이 가능한 기하학적 구조(manufacturable geometries 또는 layout)으로 바꾸는 과정이라고 할 수 있습니다. Physi
moamin.tistory.com
IC design flow에서 physical design은 총 6단계(Partitioning -> Floorplanning -> Placement -> CTS -> Routing -> Timing closure)로 구성되어 있지만 Partitioning과 Timing closure는 제외하고 5단계(Floorplanning -> Powerplanning -> Placement -> CTS -> Routing)로 설명드리겠습니다.
주요 작업
Floorplanning
칩의 전체 크기(Die size)와 형태를 정하고, 주요 블록(CPU, Memory, IP 등)의 위치를 결정합니다.
- Block 간 거리 및 배치 구조 결정
- I/O 배치 방향 설정
- 초기 타이밍/전력/배선 가능성 고려
Power Planning (PDN 설계)
칩 전체에 안정적으로 전력을 공급하기 위한 Power Delivery Network(PDN)를 설계합니다. 즉, 이 단계에서는 standard cell과 macro block에 전원을 공급해주기 위해 설계하는 단계입니다.
* 우선 설명에 앞서 기본적인 용어(PDN, IR drop, EM)에 대해서 설명을 하기위해 아래의 블로그를 참조하면 좋을 것 같습니다.
https://vlsi-learning.tistory.com/2
What is PDN?
PDN(Power Distribution Network)는 power와 ground을 std.cell에 안정적으로 공급하기 위한 network을 의미합니다. 보통, PDN의 strap은 horizontal(수평) strap,vertical(수직) strap 이렇게 2종류로 구성되 있는데 같은 layer
vlsi-learning.tistory.com
그래서 어떻게 설계를 하느냐?
우선 PDN은 편리를 위해 왼쪽의 그림처럼 2D처럼 보이지만, 실제로는 metal 들을 겹쳐 놓았을 뿐 PDN은 오른쪽 그림과 같이 3D라는 것을 이해해야 합니다.
- 그림 A처럼 Pad ring을 생성해줍니다. Pad ring은 Pad로 부터 VDD 또는 VSS를 직접적으로 받아옵니다.
- 그림 B처럼 Pad와 Ring을 연결
- 그림 C처럼 standard cell과 block에 VDD 또는 VSS를 받아오기 위한 follow pin을 배치
- 그림 D처럼 M2, M3, M4..와 같이 층마다 metal을 vertical(수직) 혹은 수평(horizontal)의 방향으로 metal strap을 생성
그럼 어떤 점들을 고려하며 PDN을 설계를 할까요?
IR drop 및 Electromigration(EM)을 고려해서 설계해야 합니다.
이 두가지는 일반적으로 powerplanning 단계에서는 문제가 발생하지 않지만, routing이 완료된 이후에 설계가 복잡해지면서 문제가 발생할 수 있습니다. 따라서 routing 단계 이후에 Engineering change order(ECO) 단계에서 PDN을 수정하게 됩니다.
그래도 최대한 문제를 적게 발생하기 위해 설계를 하려면, PDN strap 간의 pitch를 좁게 설계하거나 wire width를 넓히는 방법이 있습니다. 하지만 IR drop, EM을 위해 이렇게 설계해버리면 metal strap이 너무 많아져서 routing resource가 줄어들 수도 있습니다.
따라서 일반적으로 M1, M2 layer는 standard cell과 맞닿는 부분이기 때문에 설계를 수정하기 어렵지만, M3, M4, M5 .. 와 같은 top layer는 M1, M2 보다는 width와 pitch를 크게 설계해서 더 적은 metal strap을 사용하는 것으로 알고있습니다. 이렇게 하면 power strap 사이에 공간이 넓어 routing resource를 확보한 뒤에 이후에 IR drop, EM issue가 발생하면 설계를 수정하면 됩니다.
Placement
Standard Cell과 I/O pin을 배치하는 단계입니다.
그렇다면 어떤 기준으로 standard cell을 배치해야 할까요?
일반적으로 placement는 wirelength(WL)와 cell density를 고려합니다.
→ Wirelength는 cell 들끼리 연결된 wire의 길이를 의미하는데 이게 길어지면 delay가 증가하게 됩니다.
→ Cell density는 cell의 밀도를 의미하는데 이게 증가하면 특정 영역의 power가 증가하면서 IR drop, EM 문제가 발생합니다.
하지만.. wirelengh를 최소화하면 cell density가 증가하고 반대로 cell density를 최소화하다 보면 wirelength가 증가하는 관계이기 때문에 2개의 요소 모두 만족하는 적당한 값을 찾는 것이 포인트입니다.
이 문제를 해결하기 위해 placement는 아래와 같은 3 단계로 구성됩니다.
- Global placement → 대략적인 배치(cell 겹침 허용, WL및 cell density 최소화)
- Legalization → cell 겹침 제거
- Detaild placement → 최적화 배치(cell 겹침 불가, WL 및 cell density 최소화)
아래의 결과는 placement 최적화 과정에서 WNS, TNS,violation paths, max cap, max tran, max fanout, max length 등의 변화를 보여주는 결과입니다.
Clock Tree Synthesis (CTS)
클록 신호를 칩 전체에 균일하게 분배하기 위한 Clock Tree 구조를 생성합니다.
- Clock skew / latency 제어
- Clock power 관리
- Hold violation 예방
CTS는 타이밍 안정성과 소비 전력에 큰 영향을 미치는 단계입니다.
Routing
모든 cell과 block을 metal wire로 연결합니다.
- Global / Detailed routing
- Crosstalk 및 congestion 고려
이전 단계에서 봤던 Placement와 유사하게 Routing도 2가지 단계로 구성됩니다.
- Global routing
- Detailed routing
Global routing은 알고리즘을 사용하여 설계를 균일하게 나누고, 각 타일에는 제한된 수의 트랙이 할당됩니다. Router는 타일과 타일 사이의 경로를 찾아 각 연결에 대한 "임시" 경로 생성합니다. 경로는 최종 확정된 것이 아니지만, 타일 간 거리를 통해 대략적인 길이를 알 수 있습니다. 예를 들어, 한 타일에 12개의 트랙이 있다면 Global router는 각 타일에 12개의 트랙을 할당합니다. 하지만 트랙의 최종 할당은 글로벌 라우팅 과정에서 이루어지지 않습니다.
* 타일은 아래 왼쪽 그림과 같이 설계 영역을 NxN으로 균일하게 나눈 영역을 의미합니다.
즉, 이렇게 나눴을 때, 각 타일에는 동일한 트랙의 수가 할당 될 것입니다.
Detailed routing은 알고리즘을 사용하여 타일 간 경로를 검색하여 각 net에 대한 정확한 경로를 찾습니다. 즉, 연결된 핀의 net에서 실제 경로를 찾습니다. 그래서 detailed routing 이후에 wire는 네트의 실제 R, C 및 length를 나타냅니다. 그래서 Routing 이후에는 라우팅 기생 성분을 포함한 delay가 확정됩니다.
결과물
- Physical design data(GDSII / OASIS) → layout data
건물로 비유하면
Physical Design은 건축 설계안(RTL)을 실제 시공 도면(GDSII)으로 만드는 과정입니다.
- Floorplanning → 부지 위 건물 배치 계획
- Power Planning → 전력 공급 인프라 설계
- Placement → 내부 공간에 설비 배치
- CTS → 중앙 제어(동기화) 시스템 구축
- Routing → 전기·통신·배관 시공
- Optimization → 준공 전 성능 및 안전 점검
즉, Physical Design의 결과물은 “건축 설계안”이 아니라, 준공 기준을 만족한 실제 시공 도면과 구조물입니다.
6. Physical Verification and Signoff
Physical Verification and Signoff 단계는 Physical Design에서 생성된 레이아웃이 제조 기준을 모두 만족하는지 최종적으로 검증하는 단계입니다. 이 단계의 목적은 단순한 오류 확인이 아니라, “이 칩을 실제로 만들어도 문제가 없는가”를 공식적으로 승인(Signoff)하는 것입니다.
주요 작업
1. DRC (Design Rule Check)
레이아웃(layout)이 공정에서 요구하는 모든 설계 규칙을 만족하는지 확인합니다. 기본적인 규칙으로는 금속의 최소 너비, 금속간의 최소 간격, via의 크기 및 개수 등이 있습니다. DRC violation이 발생하면 반도체 제조가 불가능하기 때문에 설계를 수정해서 이 문제를 다 해결하고 넘어가야 합니다.
2. LVS (Layout Versus Schematic)
레이아웃(Layout)과 회로(Schematic)가 전기적으로 동일한지 비교합니다.
아래의 왼쪽 그림은 인버터의 레이아웃(GDS)이고 오른쪽 그림은 인버터의 회로(schematic)입니다. LVS는 레이아웃과 회로가 일치하는지 비교하는 단계입니다. 물론 LVS 설명을 위해 아래의 그림을 사용했지만 현재 단계에서 수행하는 LVS는 1개의 cell이 아닌 수억개의 cell을 비교합니다.
즉, LVS는 “의도한 회로가 실제로 그대로 구현되었는가”를 확인하는 단계로 트렌지스터의 연결 관계, net의 연결 연부, 누락/추가 회로 검증하는 단계입니다. DRC와는 다르게 LVS를 통과하지 못하더라도 반도체 제조는 가능하겠지만 LVS를 통과하지 못한 상태로 반도체를 제조하면 의도하지 않은대로 반도체가 동작하게 됩니다.
3. Timing Signoff (STA)
배선 기생 성분을 포함한 최종 타이밍 분석을 수행합니다.
- Setup / Hold violation 최종 확인
- 모든 동작 조건(PVT Corner) 검증
4. Power / Reliability Signoff
IR drop, Electromigration, Leakage power 등 문제를 최종 검증합니다.
결과물
- DRC / LVS clean 상태의 레이아웃
- Timing / Power / Reliability Signoff 완료 설계
- Tape-out 가능한 최종 데이터
이 단계가 끝나면 설계는 공식적으로 제조 승인 상태가 됩니다.
건물로 비유하면
Physical Verification은 준공 검사 및 사용 승인 단계에 해당합니다.
- 건축법 위반 여부 확인 (DRC)
- 설계도와 실제 구조 일치 여부 확인 (LVS)
- 안전·전기·내구성 검사 (Timing / Power / EM)
모든 검사를 통과해야만 건물 사용 승인이 나듯, 칩도 이 단계를 통과해야만 생산이 가능합니다.
이전 단계에서 반도체 설계는 끝났고, 여기서부터는 반도체를 제조를 시작하게 됩니다.
반도체 제조는 웨이퍼 위에 회로를 그려 넣는 전공정(Front-End)과, 완성된 웨이퍼를 자르고 포장하여 칩으로 만드는 후공정(Back-End)으로 나뉩니다. 전공정은 산화-포토-식각-증착 등 미세화 기술이 핵심이며, 후공정은 칩의 성능과 신뢰성을 결정짓는 패키징 및 테스트 작업을 수행합니다
7. Fabrication
Fabrication 단계는 전공정(Front-End) 단계로 Signoff가 완료된 레이아웃 데이터를 바탕으로 실제 실리콘 웨이퍼 위에 칩을 제조하는 단계입니다.
Fabrication의 주요 작업
- 포토리소그래피(Photolithography)
- 식각(Etching)
- 이온 주입(Ion Implant)
- 금속 배선 형성(Metal Deposition)
수백~수천 개의 공정 단계를 거쳐 웨이퍼 위에 동일한 칩 다이가 반복적으로 만들어집니다.
결과물
- 칩이 형성된 실리콘 웨이퍼(Wafer)
아직 외부와 연결할 수 없으며, 개별 칩으로도 분리되지 않은 상태입니다.
건물로 비유하면
Fabrication은 공장에서 건물을 실제로 시공하는 단계입니다.
설계 변경은 불가능하고, 설계 품질이 그대로 결과물에 반영됩니다.
8. Packaging and Testing
Packaging and Testing 단계는 제조된 칩을 사용 가능한 제품 형태로 완성하고 검증하는 단계입니다.
8-1 Packaging
전공정을 거친 후 낱개로 잘린 칩, 즉 Die는 외부와 전기신호를 주고받을 수 없으며, 외부 충격에 의해 손상되기 쉽다. 즉 반도체 칩을 기판이나 전자기기에 장착하고 칩이 외부와 신호를 주고받을 수 있도록 길을 만들고 보호해주는 과정을 패키징(Packaging)이라고 합니다.
패키징은 4가지 단계를 걸쳐 수행됩니다.
- 웨이퍼 절단(wafer sawing)
- 칩 접착(die attach)
- 금속 연결(wire bonding)
- 성형 공정(Molding)
Wafer sawing
웨이퍼를 낱개의 칩으로 분리하는 단계로 스크라이브 라인(Scribe Line)을 따라 웨이퍼를 다이아몬드 톱이나 레이저를 이용하여 절단하는 과정입니다.
Die attach
웨이퍼에서 분리된 개별 반도체 칩(die)을 leadframe, 기판(substrate) 또는 인터포저 위에 접착제를 이용해 고정시키는 단계로, 칩을 픽업(pick-up)하여 본딩(bonding)하는 공정입니다.
Bonding
위의 그림은 이미 die와 leadframe이 연결되어 있지만 전류가 흐르도록 외부와 도선을 연결하는 전기적 신호의 통로인 도선을 연결하는 와이어본딩(Wire Bonding) 작업이 필요합니다.
일단은 wirebonding, flip chip bonding, TSV의 순서로 bonding 기술이 발전되었지만, 이미 포스팅이 너무 길어져서..ㅎ
이번 포스팅에서는 간략하게만 설명하고 bonding에 대한 내용은 추가로 정리해서 포스팅하겠습니다.
Flip chip은 칩에 형성된 범프가 뒤집혀서(Flip) 기판(substrate) 등에 부착되기 때문에 플립 칩(Flip chip)이란 이름을 사용합니다.
Flip chip은 wire bonding과 같이 칩과 서브스트레이트 등의 기판을 전기적으로 연결하는 인터커넥션(전기 접속) 기술입니다.
이 기술은 인터커넥션 기술로 wire bonding 기술을 대체하게 된 것은 전기적 특성이 우수한 점 때문입니다.
- 전기 접속 연결을 할 수 있는 I/O 핀의 개수와 위치가 wire bonding 기술에 비해서 제약 사항이 없음
- 전기 신호 전달 경로가 와이어 본딩으로 연결된 것보다 짧음
Wire bonding에 사용되는 칩 위의 금속 패드 배치는 1차원적이라서 위치가 한정되지만 flip chip bonding은 솔더 범프 형성과 기판과의 접합 시 공정상 제약이 없기 때문에 금속 패드 배치에 칩의 한 면을 다 이용해 2차원적으로 배열할 수 있어 기판과 연결할 수 있는 금속 패드의 수가 제곱 승으로 늘어납니다. 그리고 범프를 형성할 패드의 위치도 칩 위 원하는 곳에 만들 수 있다. 특히, 전력을 공급하는 패드의 경우에는 전력이 필요한 곳 바로 근처에 형성할 수 있어 전기 특성을 더욱 강화할 수 있는 장점이 있습니다.
Molding
- 열, 습기 등의 물리적 환경으로부터 반도체 집적회로 보호하기 위한 공정
- 원하는 형태의 패키지로 만들기 위한 공정
- 반도체 칩을 화학 수지로 밀봉하는 공정
8-2 Testing 단계
패키징된 칩이 정상적으로 동작하는지 검사합니다.
- 기능 테스트(Function test)
- 타이밍 테스트
- 전력 및 누설 전류 검사
- 불량 칩 선별(Binning)
이 과정을 통해 양품만 최종 제품으로 출하됩니다.
결과물
- 검증 완료된 최종 반도체 제품
- 시스템에 바로 적용 가능한 칩
건물로 비유하면
- Packaging → 내부 인테리어 및 외부 마감
- Testing → 입주 전 최종 점검
모든 검사를 통과한 건물만 실제로 사람이 사용할 수 있듯, 테스트를 통과한 칩만 시장에 공급됩니다.
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